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RealTest I — erste Förderperiode (abgeschlossen)

| Beteiligte Mitarbeiter | Kooperationspartner | Projektbeschreibung |


Beteiligte Mitarbeiter

Universität Freiburg
Bernd Becker, Prof. Dr. Kontakt
Ilia Polian, Dr. Kontakt
Kooperationspartner

Universität Paderborn
Sybille Hellebrand, Prof. Dr. Kontakt
Universität Stuttgart
Hans-Joachim Wunderlich, Prof. Dr. Kontakt
Fraunhofer Institut für Integrierte Schaltungen, Dresden
Bernd Straube, Prof. Dr. Kontakt


Projektbeschreibung

Im Rahmen von RealTest beschäftigen wir uns mit Systemen, deren Verhalten nicht wie bislang üblich durch genau definierte, deterministische Werte sondern durch eine Bandbreite akzeptabler Werte spezifiziert wird akzeptables Verhalten. So kann etwa ein Video-Chip, der gelegentlich einzelne Bildpixel ungenau berechnet, durchaus einsetzbar sein. Momentan würde man einen solchen Chip einfach entsorgen, dabei könnte er, etwa zu einem reduzierten Preis an einen Kunden (etwa ein Unterhaltungselektronik-Unternehmen) verkauft werden. Dieser würde ihn dann für ein System verwenden, welches auch dann für den Endverbraucher attraktiv ist, wenn es "leicht ungenau" rechnet. So liefern etwa die in Mobiltelefonen verbaute Bildsensoren ohnehin verrauschte Bilder. Der Einsatz eines besseren Bildsensors in Verbindung mit einem lediglich akzeptablen Video-Chip könnte die benötigte Qualität gewährleisten und dabei wirtschaftlich vorteilhaft sein. Dieses Prinzip ist in einer Reihe weiterer Anwendungen, etwa digitalen Anrufbeantwortern, anwendbar.


Unsere Forschungsschwerpunkte sind Methoden zur Spezifikation, Test und Verifikation von Schaltungen mit akzeptablem Verhalten. Dabei betrachten wir sowohl die Zeit- als auch die Datendomäne und sowohl harte als auch transiente Fehler. In der Zeitdomäne wurde zusammen mit Prof. John P. Hayes von der Universität Michigan das Konzept der Transient-error tolerance entwickelt. Dabei wird erlaubt, dass eine Schaltung in Folge eines Soft Errors für eine gegebene Anzahl von Taktzyklen von seinem Referenzverhalten abweicht, solange sie danach mit einer bestimmten Wahrscheinlichkeit "sich erholt" und zu ihrem fehlerfreien Verhalten zurückkehrt.


Die Analyse basiert auf der Konstruktion eines Markov-Modells zur Bewertung der Wahrscheinlichkeit, dass Fehlereffekte nach k Taktzyklen das System immer noch beeinträchtigen. Die folgenden Grafiken zeigen einen seriellen Addierer, seinen Zustandsübergangsgraph, das Markovmodell und die Fehlerwahrscheinlichkeit in Abhängigkeit von k.



Wir haben ein selective hardening-Verfahren entwickelt, welches eine gegebene Schaltung punktuell gegen Soft Errors härtet, so dass die Schaltung zu minimalen Kosten den relaxierten Spezifikationen im Sinne der Transient-Error Tolerance genügt, also nach k Taktzyklen mit einer vorgegebenen Wahrscheinlichkeit zum Referenzverhalten zurückkehrt. Das nachfolgende Diagramm zeigt für unterschiedliche Werte von k und der Fehlerwahrscheinlichkeit die relativen Kosten des Selective-Hardening-Ansatzes angewendet auf den ISCAS-Benchmarkschaltkreis s298 (100 entspricht der Härtung des gesamten Schaltkreises).



Die folgende Grafik verdeutlicht unsere Zielsetzung: Transient-Error Tolerance soll mit anwendungsspezifischen Verfahren zur Bewertung der Annehmbarkeit verbunden werden. Die Metrik d in der Grafik. misst die Abweichung des Verhaltens von der Referenz. Das Verhalten ist akzeptabel, wenn die Abweichung nicht zu gross wird (also der "Schlauch" nicht verlassen wird) unddie Schaltung nach einer Anzahl Taktzyklen zum Referenzverhalten zurückkehrt. Wir arbeiten an psychovisuellen Metriken für Bildanwendungen.



Publikationen

Begutachtete Zeitschriften und Konferenzbeitr­äge



  • I. Polian, B. Becker, M. Nakasato, S. Ohtake and H. Fujiwara, “Low-Cost Hardening of Image Processing Applications Against Soft Errors,” in Int’l Symp. on Defect and Fault Tolerance, pp. 274–279, 2006.

  • I. Polian, S.M. Reddy, I. Pomeranz, X. Tang and B. Becker, “On Reducing Circuit Malfunctions Caused by Soft Errors,” in Int’l Symp. on Defect and Fault Tolerance, pp. 245–253, 2008.

  • D. Nowroth, I. Polian and B. Becker, “A Study of Cognitive Resilience in a JPEG Compressor,” in Int’l Conf. on Dependable Systems and Networks, pp. 32–41, 2008.

  • C.G. Zoellin, H.-J.Wunderlich, I. Polian and B. Becker, “Selective Hardening in Early Design Steps,” in European Test Symp., pp. 185–190, 2008.

  • S. Kundu and I. Polian, “An Improved Technique for Reducing False Alarms Due to Soft Errors,” in Int’l On-Line Test Symp., pp. 105–110, 2006.

  • I. Polian, D. Nowroth and B. Becker, “Identification of Critical Errors in Imaging Applications,” in Int’l On-Line Test Symp., pp. 201–202, 2007. (Poster).

  • I. Polian, S.M. Reddy and B. Becker, “Scalable Calculation of Logical Masking E ffects for Selective Hardening Against Soft Errors,” in IEEE Int’l Symp. on VLSI, pp. 257–262, 2008.

  • J.P. Hayes, I. Polian and B. Becker, “An Analysis Framework for Transient-Error Tolerance,” in VLSI Test Symp., pp. 249–255, 2007.

  • I. Polian, J.P. Hayes, D. Nowroth and B. Becker, “Ein kostenbegrenzter Ansatz zur Reduktion der transienten Fehlerrate,” in GMM/GI/ITG Reliability and Design Conf., pp. 183–184, 2007. (Poster).


Eingeladene Zeitschriften und Konferenzbeitr­äge



  • B. Becker, I. Polian, S. Hellebrand, B. Straube and H.-J.Wunderlich, “DFGProjekt RealTest - Test und Zuverlässigkeit nanoelektronischer Systeme (DFGProject - Test and Reliability of Nano-Electronic Systems),” it - Information Technology, vol. 48, no. 5, p. 304, 2006.

  • B. Becker, I. Polian, S.Hellebrand, B. Straube and H.-J.Wunderlich, “Test und Zuverlässigkeit Nanoelektronischer Systeme,” in GMM/GI/ITG Reliability and Design Conf., pp. 139–140, 2007.


Workshopbeiträge



  • J.P. Hayes, I. Polian and B. Becker, “A Model for Transient Faults in Logic Circuits,” in Int’l Design and TestWorkshop, 2006.

  • I. Polian, B. Becker, M.Nakasato, S.Ohtake and H. Fujiwara, “Period of Grace: A New Paradigm for Efficient Soft Error Hardening,” in GI/ITG Workshop “Testmethoden und Zuverlässigkeit von Schaltungen und Systemen”, 2006.

  • I. Polian, S.M. Reddy, I. Pomeranz, X. Tang and B. Becker, “No Free Lunch in Error Protection?,” in Workshop on Dependable and Secure Nanocomputing, 2008.

  • I. Polian, J.P. Hayes and B. Becker, “Cost-Ecient Circuit Hardening Based on Critical Soft Error Rate,” in IEEEWorkshop on RTL ATPG and DfT, 2007.