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Test und Zuverlässigkeit - Wintersemester 2017/18

Übersicht


Beschreibung Sprache: Englisch

Lernziele:
Die Studierenden kennen die Grundfragen des Tests digitaler Schaltungen und davon ausgehend wichtige algorithmische Techniken kennen, anwenden und ggfs. an neue Bedürfnisse anpassen. Sie sind in der Lage, „Design for Testability“ im Entwurf selbst durchzuführen und Vor- und Nachteile dieser Maßnahmen abschätzen. Die Herausforderungen der neuen Technologien sind ihnen bekannt und state-of-the-art Ansätze zu ihrer Beherrschung können von ihnen eingeschätzt werden.
Kommentar Lehrinhalt: Die Herstellung von integrierten Schaltungen (Microchips, ICs) ist ein Ausbeuteprozess, d.h. einige der ICs sind inhärent fehlerhaft. Da die Auslieferung fehlerhafter Chips hohe Folgekosten nach sich zieht, bemüht man sich, diese möglichst frühzeitig durch Testen auszusondern. Heute hat sich der sog. structural test flow durchgesetzt, bei dem die Defekte mit Hilfe von Fehlermodellen abstrahiert werden und Testmuster generiert werden, welche eine hohe Abdeckung bzgl. dieser Modelle gewährleisten. Insgesamt werden die Testkosten mit bis zu 40% der Gesamt-Fertigungskosten des ICs beziffert. Außerdem ist es heute weitgehend akzeptiert, bereits während des Entwurfs auf die spätere Testbarkeit der Schaltung zu achten (design for testability, DFT). Daher ist ein Grundwissen in Testfragen auch für Hardware-Designer eine wichtige Kompetenz. Die Veranstaltung wird zunächst klassische Test-Themen wie Fehlermodelle, (stuck-at)-Fehlersimulation und Testmustergenerierung behandeln sowie eine Einführung in DFT-Methoden wie scan design und eingebauter Selbsttest geben. Danach werden aktuelle Forschungsthemen wie Defect Based Testing, Nichtstandard-Fehlermodelle, Test für Systems-on-Chip, variation aware testing angesprochen.