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Projekte

RealTest

Projektbeschreibung

Das Projekt RealTest (Test und Zuverlässigkeit nanoelektronischer Systeme) wird in Zusammenarbeit mit den Universitäten Paderborn, Passau und Stuttgart sowie dem Fraunhofer Institut für Integrierte Schaltungen in Dresden durchgeführt und von der Deutschen Forschungsgemeinschaft gefördert. Allgemeine Informationen zum Thema und zum Projekt finden Sie auch auf der RealTest - Homepage - http://realtest.date.upb.de. Nanoelektronische Schaltungen und Systeme sind zunehmend von massiven statistischen Prozessvariationen betroffen. Um weiterhin einen stabilen Betrieb zu gewährleisten, müssen sie robust ausgelegt, d.h. mit Fehlerschutzmechanismen auf unterschiedlichen Ebenen versehen sein. Im Rahmen des Projekts werden Methoden entwickelt werden, welche die Anfälligkeit von Systemen gegenüber Prozessvariationen analysieren und durch geeignete Maßnahmen reduzieren. Ein Arbeitsschwerpunkt stellt die Identifikation von besonders kritischen, d.h. fehleranfällige Komponenten unter Berücksichtigung des komplexen Timingverhaltens der Schaltung dar. Zusätzlich sollen, gegebenenfalls auf Systemebene vorgenommene, Methoden zur Fehlerbehandlung berücksichtigt werden. Ziel ist ein Relevanzmaß für jede Komponente anzugeben, welches zur Bewertung der Robustheit der Schaltung, zur gezielten Testmustergenerierung oder auch im Kontext der kostenbegrenzten Robustheitssteigerung verwendet werden kann. Die Ergebnisse dieser Analyse können zur Steuerung von zusätzlichen robustheitsoptimierenden Maßnahmen verwendet werden. Wir arbeiten weiter an Testmustergenerierungsansätzen (ATPG) für die ermittelten fehleranfälligen Komponenten. Dabei sind im Allgemeinen hochkomplexe ATPG-Instanzen mit einer Vielzahl von Nebenbedingungen zu lösen (Multi-Constraint-ATPG). Als Methode kommt vor allem die in der Gruppe entwickelte (entsprechend angepasste) SAT-Basistechnologie zum Einsatz, deren Wirksamkeit für verwandte Problemklassen in den letzten Jahren überzeugend demonstriert wurde. Dieses Projekt wird durch die Deutsche Forschungsgemeinschaft (DFG) gefördert.

Laufzeit

01.01.2006 bis 31.12.2011

Projektleitung

Becker B

Publikationen


Jahre: 2015 | 2013 | 2012 | 2011

    2015

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    • Matthias Sauer, Bernd Becker, Ilia Polian
      PHAETON: A SAT-based Framework for Timing-aware Path Sensitization
      2015 Ieee T Comput, Band: PP, Nummer: 99

    2013

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    • Matthias Sauer, Sven Reimer, Stefan Kupferschmid, Tobias Schubert, Paolo Marin, Bernd Becker
      Applying BMC, Craig Interpolation and MAX-SAT to Functional Justification in Sequential Circuits
      2013 RCRA International Workshop on Experimental Evaluation of Algorithms for Solving Problems with Combinatorial Explosion
    • Matthias Sauer, Sven Reimer, Tobias Schubert, Ilia Polian, Bernd Becker
      Efficient SAT-Based Dynamic Compaction and Relaxation for Longest Sensitizable Paths
      2013 Conf. on Design, Automation and Test in Europe, Seiten: 448 - 453
    • Matthias Sauer, Sven Reimer, Ilia Polian, Tobias Schubert, Bernd Becker
      Provably Optimal Test Cube Generation Using Quantified Boolean Formula Solving
      2013 ASP Design Automation Conf.

    2012

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    • Alexander Czutro, Michael Imhof, Jie Jiang, Abdullah Mumtaz, Matthias Sauer, Bernd Becker, Ilia Polian, Hans-Joachim Wunderlich
      Variation-Aware Fault Grading
      2012 IEEE Asian Test Symp., Seiten: 344 - 349
    • Linus Feiten, Matthias Sauer, Tobias Schubert, Alexander Czutro, Eberhard Böhl, Ilia Polian, Bernd Becker
      #SAT-Based Vulnerability Analysis of Security Components -- A Case Study
      2012 IEEE International Symposium on Defect and Fault Tolerance (DFT), Seiten: 49 - 54
    • Matthias Sauer, Stefan Kupferschmid, Alexander Czutro, Sudhakar M. Reddy, Bernd Becker
      Analysis of Reachable Sensitisable Paths in Sequential Circuits with SAT and Craig Interpolation
      2012 Int'l Conf. on VLSI Design
    • Jie Jiang, Matthias Sauer, Alexander Czutro, Bernd Becker, Ilia Polian
      On the Optimality of K Longest Path Generation Algorithm Under Memory Constraints
      2012 Conf. on Design, Automation and Test in Europe, Seiten: 418 - 423
    • Alexander Czutro, Matthias Sauer, Tobias Schubert, Ilia Polian, Bernd Becker
      SAT-ATPG Using Preferences for Improved Detection of Complex Defect Mechanisms
      2012 VLSI Test Symp.
    • Matthias Sauer, Alexander Czutro, Ilia Polian, Bernd Becker
      Small-Delay-Fault ATPG with Waveform Accuracy
      2012 Int'l Conf. on CAD, Seiten: 30 - 36

    2011

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    • Matthias Sauer, Alexander Czutro, Ilia Polian, Bernd Becker
      Estimation of Component Criticality in Early Design Steps
      2011 IEEE Int'l Online Testing Symp., Seiten: 104 - 110
    • Matthias Sauer, Jie Jiang, Alexander Czutro, Ilia Polian, Bernd Becker
      Efficient SAT-Based Search for Longest Sensitisable Paths
      2011 Test Symposium (ATS), 2011 20th Asian, Seiten: 108 - 113
    • Matthias Sauer, Alexander Czutro, Tobias Schubert, Stefan Hillebrecht, Ilia Polian, Bernd Becker
      SAT-Based Analysis of Sensitisable Paths
      2011 IEEE Design and Diagnostics of Electronic Circuits and Systems, Seiten: 93 - 98