2008

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• Bernd Becker, Paul Molitor
  Technische Informatik: Eine einführende Darstellung
  Oldenbourg Wissenschaftsverlag, 2008

2003

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• Martin Keim, M. Martin, Bernd Becker, Rolf Drechsler, Paul Molitor
  Polynomial Formal Verification of Multipliers
  2003 Formal Methods in System Design, Band: 22, Nummer: 1, Seiten: 39 - 58

2000

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• Wolfgang Günther, R. Schönfeld, Bernd Becker, Paul Molitor
  k-Layer Straightline Crossing Minimization by Speeding up Sifting
  2000 Graph Drawing Conf., Springer Verlag, Band: 1984, Seiten: 253 - 258
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  Kurzfassung

  =3. In this paper, we present two methods to speed up sifting. First, it is shown how the crossing matrix can be computed and updated efficiently. Then, we study lower bounds which can be incorporated in the sifting algorithm, allowing to prune large parts of the search space. Experimental results show that it is possible to speed up sifting by more than a factor of 20 using the new methods during the minimization process.

1999

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• Christoph Scholl, D. Möller, Paul Molitor, Rolf Drechsler
  BDD Minimization Using Symmetries
  1999 IEEE Trans. on CAD, Band: 18, Nummer: 2, Seiten: 81 - 100
• Paul Molitor, Christoph Scholl
  Datenstrukturen und effiziente Algorithmen fuer die Logiksynthese kombinatorischer Schaltungen
  B.G. Teubner, 1999

1997

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• Christoph Scholl, D. Möller, Paul Molitor, Rolf Drechsler
  BDD Minimization Using Symmetries
  , 1997
• Martin Keim, M. Martin, Bernd Becker, Rolf Drechsler, Paul Molitor
  Polynomial Formal Verification of Multipliers
  1997 VLSI Test Symp., Seiten: 150 - 155
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  Kurzfassung

  Until recently, verifying multipliers with formal methods was not feasible, even for small input word sizes. About two years ago, a new data structure, called Multiplicative Binary Moment Diagram (*BMD), was introduced for representing arithmetic functions over Boolean variables. Based on this data structure, methods were proposed by which verification of multipliers with input word sizes of up to 256 bits became now feasible. Only experimental data has been provided for these verification methods until now. In this paper we give a formal proof that logic verification using *BMDs is polynomially bounded in both space and time, when applied to the class of Wallace-tree like multipliers.

1994

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• D. Möller, Paul Molitor, Rolf Drechsler
  Symmetry based Variable Ordering for ROBDDs
  1994 IFIP Workshop on Logic and Architecture Synthesis, Grenoble, Seiten: 47 - 53

1993

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• Bernd Becker, Rolf Drechsler, Paul Molitor
  On Generation of Area-Time Optimal Testable Adders
  1993 Technical Report 3/93

1992

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• Rolf Drechsler, Bernd Becker, Paul Molitor
  A Performance Oriented Generator for Robust Path-Delay-Fault Testable Adders
  1992 GI/ITG Workshop “Testmethoden und Zuverlässigkeit von Schaltungen und Systemen”
• Bernd Becker, Rolf Drechsler, Paul Molitor
  On the Implementation of an Efficient Performance Driven Generator for Conditional-Sum-Adders.
  1992 Technical Report 2/93

1987

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• Bernd Becker, G. Hotz, R. Kolla, Paul Molitor, H. G. Osthof
  CADIC - Ein System zum hierarchischen Entwurf integrierter Schaltungen
  1987 E.I.S.-Workshop, Seiten: 235 - 245

1986

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• Bernd Becker, G. Hotz, R. Kolla, Paul Molitor
  Ein logisch-topologischer Kalkül zur Konstruktion von integrierten Schaltkreisen
  1986 INFORMATIK Forschung und Entwicklung 1, Seite: 38--47,72-