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Projekte

Test und Diagnose in Nanoscale-Technologien

Projektbeschreibung

Der Übergang von der Very-Large-Scale Integration (VLSI) zur Nanoscale-Integration (NSI) Fertigungstechnologie mit Strukturgrößen deutlich unter 100 Nanometern und Hunderten Millionen Transistoren auf einem einzigen Mikrochip geht mit neuen Herausforderungen im Bereich der Zuverlässigkeit einher. Neuartige NSI-Defektmechanismen erfordern speziell angepasste Testmethoden, um fehlerhafte integrierte Schaltungen sicher zu identifizieren und Diagnoseverfahren, um Defektorte einzugrenzen und den Nanoscale-Fertigungsprozess zu optimieren. Das Forschungsprojekt „Test und Diagnose in Nanoscale-Technologien“ beschäftigt sich mit neuen Ansätzen auf diesem Gebiet, die auf einer akkuraten Modellierung der NSI-Ausfallmechanismen basieren. Schwerpunktmäßig wurden bisher drei grundlegende Defektklassen betrachtet, für welche die konventionellen Test- und Diagnosemethoden versagen: resistive Kurzschlussdefekte, Unterbrechungsdefekte und Power Droop. Für die erste Defektklasse wurden bestehende Modelle (sog. resistive Brückenfehler) für die NSI-Technologie angepasst und erweitert; auch wurden bei Testalgorithmen Fortschritte erzielt. Die Schwierigkeit bei der Betrachtung solcher Fehler besteht darin, dass der Defektwiderstand eine kontinuierliche Variable darstellt, die im Voraus unbekannt ist. Daher werden Widerstandsbereiche mit Hilfe von Intervallen dargestellt und später mit einem probabilistischen Modell der Defektwiderstände verknüpft. Zur Berechnung der Intervalle wird am Defektort eine elektrische Untersuchung durchgeführt. In einer engen Zusammenarbeit mit LIRMM (Montpellier), Intel und der University of Massachusetts, Amherst, wurde das entsprechende elektrische Modell auf die physikalischen Gegebenheiten der NSI-Technologie angepasst. Außerdem wurde das Modell um die Berücksichtigung weiterer Parameter, insb. Temperatur und Leistungsaufnahme beim Test erweitert. Die Algorithmen zur Manipulation der Intervalle wurden stark verbessert, so dass nun eine Behandlung von industriellen Schaltungen mit mehreren Millionen Logikgattern möglich ist. Die zweite betrachtete Defektklasse sind Unterbrechungsdefekte. Das logische Verhalten einer unterbrochenen Leitung hängt von den Werten auf den benachbarten Leitungen, sog. Agressoren, ab. Konventionelle Test- und Diagnoseverfahren arbeiten auf der Gatterebene; daher steht ihnen die notwendige Layout-Information nicht zur Verfügung. Mit Unterstützung der Firma Mentor Graphics wurde ein Extraktions-Flow entwickelt, mit dem benötigte Layout-Informationen effizient in Testalgorithmen integriert werden können. Ein Testmustergenerator für Unterbrechungsdefekte auf der Basis verfeinerter elektrischer Modelle setzt Branch-and-Bound-Techniken sowie vielfältige Optimierungen ein, um die entdeckungsfördernde Bele-gung der Agressoren zu steuern. Die dritte Defektklasse, Power Droop, wird von starken Schwankungen des Leistungsverbrauchs einer Nanoscale-Schaltung verursacht und beeinträchtigt die Signalintegrität im Stromversorgungsnetzwerk. Um Power Droop zu identifizieren, wurde ein Verfahren zur Erzeugung von Testsequenzen entwickelt, welche gezielt rapide Änderungen der Schaltaktivität induzieren und so die Stromversorgung der Schaltung in Anspruch nehmen. Die dabei gegebenenfalls auftretenden Verzögerungsfehler werden durch die Sequenzen ebenfalls erkannt. Traditionelle Testansätze berücksichtigen keine Schaltaktivität und können daher Power Droop nicht identifizieren. Ferner wurde mit dem Conditional-Multiple-Stuck-At-Modell ein allgemeiner Modellierungs-rahmen für Defekte in Nanoscale-Technologien vorgestellt und mit dem SAT-basierten Testmustergenerator TIGUAN ein Werkzeug zur generischen Behandlung von durch dieses Modell beschriebenen Defekten entwickelt.

Laufzeit

01.11.2005 bis 30.09.2013

Projektleitung

Becker B

Publikationen


Jahre: 2016 | 2015 | 2014 | 2013 | 2012

    2016

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    • Matthias Sauer, Jie Jiang, Sven Reimer, Kohei Miyase, Xiaoqing Wen, Bernd Becker, Ilia Polian
      On Optimal Power-aware Path Sensitization
      2016 2016 25nd IEEE Asian Test Symposium (ATS)
    • Dominik Erb, Karsten Scheibler, Michael A. Kochte, Matthias Sauer, Hans-Joachim Wunderlich, Bernd Becker
      Mixed 01X-RSL-Encoding for Fast and Accurate ATPG with Unknowns
      2016 21st Asia and South Pacific Design Automation Conference

    2015

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    • Kohei Miyase, Matthias Sauer, Bernd Becker, Xiaoqing Wen, Seiji Kajihara
      Identification of High Power Consuming Areas with Gate Type and Logic Level Information
      2015 IEEE European Test Symposium

    2014

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    • Dominik Erb, Karsten Scheibler, Matthias Sauer, Sudhakar M. Reddy, Bernd Becker
      Circuit Parameter Independent Test Pattern Generation for Interconnect Open Defects
      2014 23nd IEEE Asian Test Symposium (ATS)
    • Matthias Sauer, Ilia Polian, Michael E. Imhof, Abdullah Mumtaz, Eric Schneider, Alexander Czutro, Hans-Joachim Wunderlich, Bernd Becker
      Variation-Aware Deterministic ATPG
      2014 IEEE European Test Symposium , Seiten: 1 - 6
    • Matthias Sauer, Sven Reimer, Sudhakar M. Reddy, Bernd Becker
      Efficient SAT-based Circuit Initialization for Large Designs
      2014 Int'l Conf. on VLSI Design
    • Dominik Erb, Karsten Scheibler, Matthias Sauer, Bernd Becker
      Efficient SMT-based ATPG for Interconnect Open Defects
      2014 Conf. on Design, Automation and Test in Europe
    • Dominik Erb, Karsten Scheibler, Michael Kochte, Matthias Sauer, Hans-Joachim Wunderlich, Bernd Becker
      Test Pattern Generation in Presence of Unknown Values Based on Restricted Symbolic Logic
      2014 Int'l Test Conf.

    2013

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    • Dominik Erb, Michael A Kochte, Matthias Sauer, Hans-Joachim Wunderlich, Bernd Becker
      Accurate Multi-Cycle ATPG in Presence of X-Values
      2013 22nd IEEE Asian Test Symposium (ATS)

    2012

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    • Stefan Hillebrecht, Michael Kochte, Hans-Joachim Wunderlich, Bernd Becker
      Exact Stuck-at Fault Classification in Presence of Unknowns
      2012 IEEE European Test Symp.
    • Matthias Sauer, Stefan Kupferschmid, Alexander Czutro, Ilia Polian, Sudhakar M. Reddy, Bernd Becker
      Functional Test of Small-Delay Faults using SAT and Craig Interpolation
      2012 Int'l Test Conf., Seiten: 1 - 8
    • Alexander Czutro, Matthias Sauer, Ilia Polian, Bernd Becker
      Multi-Conditional ATPG using SAT with Preferences
      2012 GI/ITG Workshop “Testmethoden und Zuverlässigkeit von Schaltungen und Systemen”
    • Alexander Czutro, Matthias Sauer, Ilia Polian, Bernd Becker
      Multi-Conditional SAT-ATPG for Power-Droop Testing
      2012 IEEE European Test Symp.