Materialien
Vorlesungsmaterial
Test und Zuverlässigkeit - Sommersemester 09
Übersicht
| Beschreibung |
Die Herstellung von integrierten Schaltungen (Microchips, ICs) ist ein Ausbeuteprozess, d.h. einige der ICs sind inhärent fehlerhaft. Da die Auslieferung fehlerhafter Chips hohe Folgekosten nach sich zieht, bemüht man sich, diese möglichst frühzeitig durch Testen auszusieben. Heute hat sich der sog. structural test flow durchgesetzt, bei dem die Defekte mit Hilfe von Fehlermodellen abstrahiert werden und Testmuster generiert werden, welche eine hohe Abdeckung bzgl. dieser Modelle gewaehrleisten. Insgesamt werden die Testkosten mit bis zu 40% der Gesamt-Fertigungskosten des ICs beziffert. Ausserdem ist es heute weitgehend akzeptiert, bereits während des Entwurfs auf die spätere Testbarkeit der Schaltung zu achten (design for testability, DFT). Daher ist ein Grundwissen in Testfragen auch für Hardware-Designer eine wichtige Kompetenz. Die Vorlesung wird zunaechst klassiche Test-Themen wie Fehlermodelle, (stuck-at)-Fehlersimulation und Testmustergenerierung behandeln sowie eine Einführung in DFT-Methoden wie scan design und eingebauter Selbsttest geben. Danach werden die aktuellen Forschungsthemen wie Defect Based Testing, Nichtstandard-Fehlermodelle, Test fuer Systems-on-Chip, test compression angerissen. Die Arbeitsgruppe für Rechnerarchitektur ist auf diesem Gebiet auch in der Forschung aktiv, insb. auch in Kooperation mit internationalen Partnern. Studien- und/oder Diplomarbeiten im Anschluss an die Vorlesung zu aktuellen Forschungsthemen aus diesem Bereich sind problemlos möglich. |
| Kommentar |
Spezialvorlesung |