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Ich habe festgestellt, dass man die Implementierung recht vielseitig gestalten kann. Gibt es bestimmte Ansprüche, wie sie aufgebaut sein soll, oder ist es nur wichtig, dass die Anforderung erfüllt ist?
was ich meine:
wir haben ja eine beschreibung bekommen, wie es sich verhalten soll. Ist es wichtig, dass man den Schaltkreis aus konkreten Gattern aufbaut ( was ja teilweise recht umfangreich i
von
MrNobody
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Systeme 1 WS 2010/2011
Hallo, noch eine Frage:
Irgendwie ist mir nicht ganz klar, was es für einen Unterschied gibt, ob man die Ein/Ausgänge als bit oder std_logic deklariert.
Gibt es da Vor und Nachteile?
Danke
von
MrNobody
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Systeme 1 WS 2010/2011
VHDL - 13 Jahre
Hallo,
Ich habe mal ein paar Gatter konstruiert, und es scheint so, dass es eine Verzögerung zwischen Eingang und Ausgang von ca 11ns gibt. Das ist wahrscheinlich ok so, oder kann man das auch noch einstellen?
Nun ist das viel größere Problem, dass die Simulation eine "Auflösung" von 0,1ns hat. Das macht die ganze Simulation extrem unübersichtlich, da man dadurch sehr schnell d
von
MrNobody
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Systeme 1 WS 2010/2011
Hallo,
Danke für die email mit den ESE Noten.
Gibt es noch eine Klausureinsicht?
Wie wird da das Ergebnis für den VHDL Kurs mit einberechnet?
Gruß
von
MrNobody
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Systeme 1 WS 2010/2011
Muss man die Bereiche, die zwingend zu einem Deadlock führen WÜRDEN, aber niemals erreicht werden können, zb. weil davor bereits ein Deadlock entstehen würde, trotzdem markieren?
von
MrNobody
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Systeme 1 WS 2010/2011
Hallo,
Wo gibt es die Folien vom VHDL Kurs und wo finde ich das Übungsblatt?
Danke
von
MrNobody
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Systeme 1 WS 2010/2011