Irgendwie sind uns bei diesem Blatt gleich mehrere Dinge nicht klar, hier die von meiner Lerngruppe gesammelten Fragen:

Aufgabe 1:

Muss die boolsche Funktion von ACCck das Instruktionsregister mit beachten?
Muss ACCck einen Clock-takt vorverlegt werden, oder nur r_ck?
Muss man r_ck ebenfalls angeben, wenn ACCck dieses benutzt, oder kann man es als gegeben annehmen?

Aufgabe 2:

Wenn man von V_IL nach V_IH in der Zeit <= Delta schaltet (t2 zu t4), ist dann garantiert, dass das Outputsignal ebenfalls die Strecke V_IH nach V_IL in der Zeit <= Delta schaltet (t7 nach t9), oder V_OH nach V_OL (t5 nach t10) <= Delta schaltet, oder nach Abschluss von V_IL nach V_IH auf V_OL (t4 nach t10) <= Delta schaltet?
Kann t3 zu t8 beliebig klein sein?

Gruß Janosch

Hi Janosch,

> Muss die boolsche Funktion von ACCck das
> Instruktionsregister mit beachten?
> Muss ACCck einen Clock-takt vorverlegt werden,
> oder nur r_ck?
> Muss man r_ck ebenfalls angeben, wenn ACCck dieses
> benutzt, oder kann man es als gegeben annehmen?

"r" steht für {ACC, IN1, IN2, PC} - ist also nur ein Platzhalter, Alias, etc... für eines der vier Register/Zähler.
Um die Aufgabe komplett zu machen, müsste man sich also überlegen, wie sehen die Kontrollsignale für die vier Register/Zähler aus, also für alle r \in {ACC, IN1, IN2, PC}. Das haben wir euch aber erspart, weil es verhältnismäßig langweilig ist, wenn man mal eins von denen gemacht hat.
Beantwortet das all die Fragen?

> Aufgabe 2:
>
> Wenn man von V_IL nach V_IH in der Zeit <= Delta
> schaltet (t2 zu t4), ist dann garantiert, dass das
> Outputsignal ebenfalls die Strecke V_IH nach V_IL
> in der Zeit <= Delta schaltet (t7 nach t9), oder
> V_OH nach V_OL (t5 nach t10) <= Delta schaltet,
> oder nach Abschluss von V_IL nach V_IH auf V_OL
> (t4 nach t10) <= Delta schaltet?

\delta ist eine Abschätzung für den zeitlichen Abstand des Spannungsverlaufes bzgl. V_IH und V_IL (bzw. umgekehrt) und V_OH und V_OL (und umgekehrt)

> Kann t3 zu t8 beliebig klein sein?

Jain. Es gibt tatsächlich Technologien und Umstände, die dafür sorgen, dass t_8 - t_3 Null ist, oder gar negativ (auch in unserer verwendeten NanGate Bibliothek gibt es sowas). Aber, um es vorweg zu nehmen: das spielt für diese Aufgabe keine Rolle, weil die zu treffenden Aussagen _für alle möglichen_ Veräufe der Eingangs- und Ausgangsspannung, sowie allen möglichen Zeitintervallen für t_3 bis t_8 (im Rahmen dessen, was die Technologie vorgibt) überprüft werden sollen.

Klarer? Wenn nicht: beschweren/nachfragen.

Grüße,
Sven

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Sven Reimer
Lehrstuhl für Rechnerarchitektur
Geb. 51 / Raum 01-030

Janosch schrieb:
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> Irgendwie sind uns bei diesem Blatt gleich mehrere
> Dinge nicht klar, hier die von meiner Lerngruppe
> gesammelten Fragen:
>
> Aufgabe 1:
>
> Muss die boolsche Funktion von ACCck das
> Instruktionsregister mit beachten?

Schaut vielleicht mal im Kapitel 2.3 nochmal die ersten paar Folien an, das macht's einfacher. :D
Dann weiß man bei welchen "Bits" der einzelnen Befehle ACCck true/aktiv wird... ohne Garantie natürlich, dass ich grad etwas Falsches labere^^ Außerdem ist das Timing-Diagram von Kap. 4.5 hilfreich glaube ich.



2 mal bearbeitet. Zuletzt am 17.01.2012 18:12 von Alexander.

Alexander schrieb:

> Schaut vielleicht mal im Kapitel 2.3 nochmal die
> ersten paar Folien an, das macht's einfacher. :D
> Dann weiß man bei welchen "Bits" der einzelnen
> Befehle ACCck true/aktiv wird...

Ich verweise auch nochmal auf das Datenblatt für die Befehle, die es auf unsere Website gibt (Vorlesungsmaterial -> Zusatzmaterial)

> ohne Garantie
> natürlich, dass ich grad etwas Falsches labere^^

Nein, das passt schon. Mit der Befehlsübersicht, den Datenpfaden und den idealisierten Timingdiagramm aus Kapitel 4.5 kann man die Aufgabe gut angehen.

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Sven Reimer
Lehrstuhl für Rechnerarchitektur
Geb. 51 / Raum 01-030

Kann es sein, dass die Clock bei Aufgabe 4 auch sehr schnell, heißt nicht mehr im MHz sondern im unteren GHz Bereich taktet? Vermutlich haben wir uns da verechnet (da der Wert irgendwie zu hoch ist), aber wir finden den Fehler nicht, andererseits sind aber auch die Verzögerungszeiten sehr gering, sodass es vielleicht sogar hinkommt, schließlich hatte man früher Verzögerungszeiten von 20-30 ns und trotzdem kamen da noch ein paar MHz dabei raus, jetzt sind diese Zeiten ja um den Faktor 100 besser geworden bei den heutigen Bausteinen.



4 mal bearbeitet. Zuletzt am 20.01.2012 12:41 von Alexander.

Hi Alexander,

also, im Vergleich zu den alten Bausteinen, die bisher in TI verwendet wurden sind die neuen so in etwa um den Faktor 40 schneller.
Ohne jetzt zuviel von der Aufgabe vorwegzunehmen: im GHz-Bereich sollte es dann aber trotzdem nicht landen.

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Sven Reimer
Lehrstuhl für Rechnerarchitektur
Geb. 51 / Raum 01-030

OK danke!