Hallo,

da sich bisher niemand beschwert hat, nehme ich an, dass noch keiner versucht hat Aufgabe 2 von Blatt 14 zu lösen...tststs

Man braucht natürlich noch die Verzögerungszeiten eines Inverters, um das D-Latch zu analysieren:

tPLH_min = 2,4
tPLH_max = 6,0
tPHL_min = 1,5
tPHL_max = 5,3

Die Verzögerungszeiten eines NAND-Gatters können aus der Vorlesung übernommen werden.

Die Abgabe verschiebt sich aufgrund dieses "Fehlers" um 24 Stunden.

Grüße
Christian

Sind diese neu gegebene Zeiten nicht gerade die NAND Zeiten aus der Vorlesung?

Somit würden uns schon wieder die Zeiten für den Inverter fehlen oder täusche ich mich da?


MfG

Simon Ebner

Hallo,

das sind tatsächlich die Zeiten für einen Inverter. Diese stimmen mit denen für ein NAND überein.

Grüße
Christian

Danke für die schnelle Antwort.

wieso kommen die da bei t_SDW auf 16,3ns?
ich dachte 11ns vom NAND plus die maximale zeit vom NOT, und die ist doch 6,0ns
warum muss ich da 5,3ns nehmen? oder liegt das an was anderem?

mfg

ahhh: ich habs verstanden, wenn am NOT ausgang ne 0 liegt, ändert das nichts und t_PLH ist unwichtig



2 mal bearbeitet. Zuletzt am 26.03.2009 20:12 von a.