Gesendet von der Achim am 22. Juli 2003 um 21:57 Uhr.

Als Antwort auf Re: [VHDL] Umwandlung std_logic_vector(5 downto 0) integer gesendet von Tobias Schubert am 22. Juli 2003 um 16:14 Uhr.

: : Hallo zusammen! : : Ich habe gerade Probleme mit dem Anpassen des Rechenwerks an das PIC-Interface in VR4V4A2. : : Mein Problem ist, dass mein Rechenwerk (wie auch die Musterlösung) mit integer-Variablen arbeitet, Heiko Falks Interface aber mit std_logic_vector(5 downto 0). Um das Interface in seiner Funktionalität nutzen zu können, müsste ich ja nun zwischen den beiden Typen umwandeln, ich konnte aber bislang nur für die Richtung integer -> std_logic_vector(5 downto 0) die Funktion CONV_STD_LOGIC_VECTOR im std_logic_arith Package finden. Wie wandele ich in die andere Richtung um? Oder gibt es eine Möglichkeit, die arithmetischen Funktionen +, - und * direkt auf std_logic_vector anzuwenden? : : Danke für baldige Hilfe! : : Gruß, : : der Achim : ************************************* : Ich habe bei mir die INTEGER-Variablen in STD_LOGIC_VECTOR-Variablen geändert und auf diese dann +, *, - angewendet. : Gruß : Tobias : PS: evtl. vorher folgendes einbinden: : LIBRARY ieee; : USE ieee.std_logic_1164.all; : USE ieee.std_logic_arith.all; : USE ieee.std_logic_signed.all; ************** Interessant: Bei mir fehlte das std_logic_signed-Package, doch ein Hinzufügen führt dazu, dass er beim Kompilieren in der "Logic Syntheziser"-Phase unter Volllast sich quasi totrechnet. Grund: die *-Operation. Ohne diese funktionierts. Na gut, sie ist ja nicht verlangt.