Gesendet von Tobias Schubert am 07. Juni 2002 um 16:05 Uhr.

Als Antwort auf Register: Ausgaenge immer undef. trotz korrektem MSFF gesendet von Zeno am 07. Juni 2002 um 15:14 Uhr.

: Hallo Tobias, : wir haben Probleme mit dem Register bei : VR2, Versuch 2, Aufgabe 2: : Unser Master-Slave-Flip-Flop funktioniert, : die Simulation laeuft problemlos. : Beim Register haben wir die (von Dir im Forum : empfohlene Logik) vorgeschaltet: : S = D : R = !D : Multi-Level-Synthese ist ausgeschaltet. : Trotzdem sind alle Output-Leitungen stets undefiniert. : Wir haben das ganze auf zwei Rechner, mit verschiedenen : Clocks (50 ns, 100 ns, 200 ns) probiert, immer das : gleiche Resultat. : Ich weiss auch von einer anderen Gruppe, bei der : es nicht klappt. : Was koennen wir tun? Gibt es noch andere potentielle : Fehlerquellen? : Gruss, : Zeno --> Schickt mir per Mail alle Dateien zu diesem Versuch, dann kann ich mir das Ganze mal anschauen. Gruß Tobias