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Betreff: Register: Ausgaenge immer undef. trotz korrektem MSFF

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Gesendet von Zeno am 07. Juni 2002 um 15:14 Uhr.

Hallo Tobias,
wir haben Probleme mit dem Register bei
VR2, Versuch 2, Aufgabe 2:
Unser Master-Slave-Flip-Flop funktioniert,
die Simulation laeuft problemlos.
Beim Register haben wir die (von Dir im Forum
empfohlene Logik) vorgeschaltet:
S = D
R = !D
Multi-Level-Synthese ist ausgeschaltet.
Trotzdem sind alle Output-Leitungen stets undefiniert.
Wir haben das ganze auf zwei Rechner, mit verschiedenen
Clocks (50 ns, 100 ns, 200 ns) probiert, immer das
gleiche Resultat.
Ich weiss auch von einer anderen Gruppe, bei der
es nicht klappt.
Was koennen wir tun? Gibt es noch andere potentielle
Fehlerquellen?
Gruss,
Zeno

Antwort(en)

Re: Register: Ausgaenge immer undef. trotz korrektem MSFF Tobias Schubert 07.06.02 (1)
- Register klappt, dafuer Zaehler nicht Zeno Gantner 12.06.02 (0)

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Letzte Änderung: März 2002, Tobias Schubert

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Nachricht:	: Hallo Tobias, : wir haben Probleme mit dem Register bei : VR2, Versuch 2, Aufgabe 2: : Unser Master-Slave-Flip-Flop funktioniert, : die Simulation laeuft problemlos. : Beim Register haben wir die (von Dir im Forum : empfohlene Logik) vorgeschaltet: : S = D : R = !D : Multi-Level-Synthese ist ausgeschaltet. : Trotzdem sind alle Output-Leitungen stets undefiniert. : Wir haben das ganze auf zwei Rechner, mit verschiedenen : Clocks (50 ns, 100 ns, 200 ns) probiert, immer das : gleiche Resultat. : Ich weiss auch von einer anderen Gruppe, bei der : es nicht klappt. : Was koennen wir tun? Gibt es noch andere potentielle : Fehlerquellen? : Gruss, : Zeno