Alle Beiträge dieses Benutzers
Seite 1 von 1 Seiten: 1
Ergebnisse 1 — 30 von 30
Hallo,
ein kurze Frage zur B11A2.
In der c soll man die min/max Verzögerungszeit des RS-FF angeben. Die Musterlösung gibt dafür (0.02, 027) an. Das entspricht t_PLH + t_PHL von NAND. Das macht Sinn für die Pfade /S -> /Q und /R -> Q, also für die maximale Verzögerung. Aber sollte man für die minimale Verzögerung nicht den kürzesten Pfad betrachten? Das wäre dann ja /S -> Q bzw /R -&g
von
pmallot
-
Technische Informatik WS 2013/14
Hallo Paolo,
ja so habe ich mir das dann auch gedacht. Heißt das, dass alle Befehle bei denen auf den Datenbus geschrieben werden den entsprechenden Treiber für eben diesen durch "Daten" auf D/DI markierten Zeitraum aktivieren?
Also müsste für LOAD zB SMDd eben auch für den gleichen Zeitraum aktiviert werden?
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Ja aber alle diese N=2^n Speicherzellen bekommen das gleiche Signal, korrekt?
Und noch was anderes: in der Lösung von B11A3 a) Die Verzögerung von CSA_2^k ist doch 0.47 + k*0.16, weil wir ja k MUX hintereinander haben, oder?
von
pmallot
-
Technische Informatik WS 2013/14
Hallo Paolo,
das mit dem Tippfehler muss ich wohl verpasst haben, danke.
Wie ich erkenne ob ein Signal active low oder high ist mir klar, meist reicht da ja schon die Bezeichnung.
Klar für LOAD müsste man dann SMDd schalten, dieser ist ja auch im Timing-Diagramm eingetragen.
Aber für ACCDd find ich es nicht offensichtlich wann der geschaltet werden muss. Es muss natürlich in der execute Pha
von
pmallot
-
Technische Informatik WS 2013/14
Hallo Paolo,
ich dachte das N bedeutet auf der Leitung wird ein N-Bit Signal übertragen? Das kann aber hier doch nicht der Fall sein oder?
Zumindest wäre es völlig überflüssig. Wie gesagt, geschrieben wird doch eh nur in das eine DLatch mit aktiviertem Yi und die zu schreibenden Daten sind ja auch nur einzelne Bits. Wieso also ein N Bit breites Signal?
Oder liegt das an dem Treiber? Das hint
von
pmallot
-
Technische Informatik WS 2013/14
Hi,
wahrscheinlich hat sich das mittlerweile erledigt. Falls nicht:
[2:0] bedeutet einfach nur Bit 0 bis 2. Du musst also eigentlich 3 Funktionen angeben.
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Hallo,
ich bin grad bei A1b vom 11ten Blatt. Die Musterlösung sagt, man könnte der Timingübersicht entnehmen, dass ACCDdoe im ersten Takt von execute aktive werden und dann 3 Takte aktiv bleiben muss. Woran erkenne ich das? An dem grauen Balken in der D/DI Zeile? Gilt das dann für alle Befehle, die auf D schreiben? Load und Compute-Befehle benutzen ja auch den Datenbus.
Und nochwas:
In der M
von
pmallot
-
Technische Informatik WS 2013/14
Hallo Paolo,
ja das es N Latches sind ist mir schon klar, aber die bekommen doch alle gleichzeitig das gleiche W bzw D_in Signal. Erst durch das Signal aus dem Dekodierer wird dann ja entschieden ob wirklich geschrieben wird oder nicht.
Ich meinte den Schrägstrich und das N auf der Leitung direkt unter den Treibern von W und D_in.
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Hallo,
bin gerade beim Lernen drüber gestolptert.
In kap04_4.pdf, im Schaubild fürs SRAM ist sowohl das Schreibsignal (W) als auch der Dateneingang (D_in) mit Breite N verzeichnet. Die sind doch beide nur ein Bit breit, oder?
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Hallo,
ja ich habe jetzt auch einen hierarchischen Schaltkreis angegeben, also ein Bild für CSA_2 und eins für MUX_n und dann im CSA_4 nur noch auf diese verwiesen. Für die Angabe des Schaltkreises ist das durchaus eine Methode. Für die Simulation soll man aber soweit ich weiß das Ergebnis jedes Bauteils angeben, und dafür muss ich zumindest jedes eindeutig identifizieren können.
Ich werde da
von
pmallot
-
Technische Informatik WS 2013/14
B7A1 - 10 Jahre
Hallo,
wenn ich mich nicht verzählt habe hat die Schaltung aus A1 76 (3*(3*5+7))+10 Gatter. Sollen wir die tatsächlich alle aufzeichnen und dann auch noch einzeln simulieren?
Ich sehe ja ein, dass das zeichnen und simulieren ne gute Aufgabe ist, aber das scheint mir doch etwas übertrieben.
Gruß,
Philipp
edit: mux_3 vergessen, noch mehr Gatter...
von
pmallot
-
Technische Informatik WS 2013/14
Hallo,
wird es eine Art Übungsklausur, ein Testat nennen sie es in Systeme I, geben?
Und wenn ja wann?
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Hallo Paolo,
also ist einmal ein Minimalpolynom und einmal ein Polynom aus allen vollständigen Monomen, die auch Implikanten sind, gesucht?
Ein Polynom, dass aus allen Primimplikanten besteht wäre in diesem Fall aber auch nicht mehr minimal, da es ja auch eines mit geringeren Kosten gibt. Insofern mach "ein Minimalpolynom aus allen Primimplikanten" ja auch nicht viel Sinn oder?
G
von
pmallot
-
Technische Informatik WS 2013/14
Hallo Paolo,
so wie ich das verstehe schließen sich die Eigenschaften "vollständig" und "besteht aus Primimplikanten von f" in diesem Fall gegenseitig aus. Verstehe ich da etwas falsch?
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Hallo Paolo,
danke für die Antwort, aber weiter helfen tut sie mir nicht.
Ich habe die Menge der Primimplikanten von f, aber diese sind ja nicht vollständig. Wenn ich die jetzt vervollständige sind sie aber nicht mehr prim. Ich könnte natürlich jede mögliche Vervollständigung für jedes Monom in den Topf schmeißen, aber das scheint mir wenig sinnvoll.
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Hallo
die 1f fordert die Kostenberechnung des vollständigen Polynoms, dass aus allen Primimplikanten besteht.
Laut Folien ist ein vollständiges Polynom ein Polynom, dessen Monome vollständig sind. D.h. alle Monome enthalten entweder die negierte oder nicht-negierte Form aller Variablen.
Dies ist aber bei den Primimplikanten nicht der Fall.
Was also ist ein vollst. Polynom aus Primimplikante
von
pmallot
-
Technische Informatik WS 2013/14
Hallo,
müssen wir die DNF wirklich komplett ausrechnen oder können wir das wie auf der Folie abkürzen?
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Zitat eine bijektive Abbildung topsort: V -> {1,2,...,|V|} |V| being the number of elements in V.
That means we are looking for one and only one number in the range of 1 through |V| for every element in V. (Like assigning it a unique id.)
Now if you assign the last gate in the circuit the lowest number, then of course there will be one edge e going into it that comes from a node with a hig
von
pmallot
-
Technische Informatik WS 2013/14
Hi,
if I remember the lecture correctly e is an edge in the graph, Q(e) is where e starts, and Z(e) is where it ends.
So basically, when you apply this order, you order the nodes from start to end of the circuit. The gates that get hit by the input first have low values, the gates just before the output have the highest value.
That's also why you can use this order for the next part of
von
pmallot
-
Technische Informatik WS 2013/14
Hi Paolo,
ich habe mir circuitikz mal angeschaut, und bekomme damit auch den Schaltkreis gezeichnet.
Leider konnte ich nicht herausfinden wie man geschickt die Verbindungsleitungen kontrolliert.
D.h. Die Verbindungen liegen oft übereinander und machen das Schaubild unleserlich.
Gibt es nen Trick das zu vermeiden? Ich glaub in diesem Fall würde es schon reichen wenn die Linien erst die verti
von
pmallot
-
Technische Informatik WS 2013/14
Hallo,
ich kann's in den Folien nicht finden. Können wir davon ausgehen, dass boolesche Algebren unter Komplementbildung abgeschlossen sind?
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Hallo,
für das aktuelle Übungsblatt sollen wir ja auch einen Schaltkreis zeichnen. Gibt es da nen schönes LaTeX-Paket für, oder zeichnet man sowas besser mit einem eigenen Programm und bindet dann eine Grafik ein? Und wenn ja irgendwelche Empfehlungen?
Gruß,
Philipp
von
pmallot
-
Technische Informatik WS 2013/14
Ich weiß zwar nicht genau wie das hier läuft, aber vielleicht hängt es damit zusammen, dass Frau Schneider im Urlaub ist.
von
pmallot
-
Rechnerarchitektur SS 2013
Noten - 10 Jahre
Hallo,
schaue ich an der falschen Stelle oder sind die Noten tatsächlich noch nicht online?
Gruß,
Philipp
von
pmallot
-
Rechnerarchitektur SS 2013
Äh ja, das war ja schon in der Übung nicht so ganz einfach... ;)
Der ROBDD in der Musterlösung passt auch nicht zu dem was drüber steht.
Aber das ändert nichts an der Tatsache, dass ich nicht erkenne wie man das der Formel ansieht.
von
pmallot
-
Rechnerarchitektur SS 2013
Ja da fängt's eigentlich schon an. Wie komme ich darauf, dass das b3b2b1b < a3a2a1 sein muss?
Nur durch ausprobieren?
von
pmallot
-
Rechnerarchitektur SS 2013
ROBDD - 10 Jahre
Hallo,
auf Blatt 3 sollen wir ja so einen ROBDD zeichnen.
Jetzt frage ich mich wie ich das geschickt anstelle ohne vorher den kompletten geordneten Baum zu malen. Kann man das Polynom vorher geschickt umformen?
Wenn man sonst keinerlei input hat muss man sich ja praktisch erst ne Funktionstabelle anlegen, den kompletten Baum malen und dann optimieren. Da bin ich dann ja morgen noch beschäftigt
von
pmallot
-
Rechnerarchitektur SS 2013
Hallo,
eine kurze Frage zum Aufschrieb:
In der Lsg von Blatt 1 wird in A3 d) die Gatterliste im selben Zeitschritt aufgelöst, in A3 c) erst im nächsten Zeitschritt.
Egal oder Fehler?
Und wo wir grad dabei sind, muss man die Gatter einzeln auflösen oder darf ich die Gatterliste auch in einem Schritt komplett in Events umschreiben?
Gruß,
Philipp
von
pmallot
-
Rechnerarchitektur SS 2013