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Hi,
fand ich auch komisch ...
ich hab dann versucht die Tabelle aus der Aufgabenstellung zu reduzieren ... bzw eine Wertetabelle für g mit Hilfe von a und b aufgestellt. In der Aufgabe reduzieren sich die Ausgänge für a und b auf 1 somit hat g ja nur zwei Eingänge und nur einen Ausgang, da kann man ja noch eine Werte Tabelle erstellen ... aber ich frage mich schon wie man das allgemein mac
von
tbk
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Rechnerarchitektur SS 2013
Hi,
Ich sag jetzt mal nicht "es ist eigentlich ganz einfach", da ich nicht weiß ob ich das so einfach gefunden hätte,
wenn ich nicht den Hinweis gehabt hätte, dass es sich um eine Ungleichheit handeln soll.
Aber unabhängig davon ist die Klammerung ein gute Hilfe und die Art wie ein Rechner AND (*) und OR (+) Testet.
1) Bei X * Y müssen beide 1 sein, falls also X = 0 ist brauch
von
tbk
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Rechnerarchitektur SS 2013
Hallo,
Bei der Aufgabe 4 auf dem Blatt 6 müssen wir den Tomasulo Algorithmus abarbeiten.
Dabei stellen sich mir zwei Fragen.
1) In der Vorlesung und Musterlösung wird während eines Writeback-phase einer Instruktion in der ReservationStation-Tabelle für die FunktionaleUnit der Flag Empty auf 1 gesetzt, aber die Restlichen Einträge bleiben stehen. Muss man das so machen, bzw gibt es dafür
von
tbk
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Rechnerarchitektur SS 2013
Hallo Martin,
danke für die schnelle Antwort ...
Die Bemerkung in der Musterlösung habe ich leider übersehen. Aber dann ist es auch klar.
Danke nochmal
Gruß
Tamas
von
tbk
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Rechnerarchitektur SS 2013
Hallo
Ich habe eine Frage zu der Aufgabe 2 aus Übungsblatt 2:
Gegeben ist ein Algorithmus in Form eines Programms und wir sollen dies in eine Hardware umsetzen
Dabei soll man zuerst scheduling nach ALAP machen und dann binding.
Mir ist nicht klar wieso in der Musterlösung die Variablen d und b bis zum Schluss in den Registern gehalten werden.
Eigentlich braucht man doch d und b nac
von
tbk
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Rechnerarchitektur SS 2013
Hallo,
eine Fragestunde fände ich ziemlich praktisch, da ich leider nicht an der Ersten teil nehmen konnte.
Zeitlich habe ich aber keine Einschränkungen mehr, da ich mir vor der Klausur Urlaub genommen habe.
Gruß
Tamas
von
tbk
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Rechnerarchitektur SS 2013
Hi,
in der Vorlesung wurde bei der Scoreboarding-Scheduling anhand eines Beispieles gezeigt wie ein WAR behandelt wird (Kap. 8.3 Folie 18). Hierfür wurde folgende Situation erzeugt:
mul R5, ...
add ...,R2,R5
...
sub R2
wobei R2 eben ein WAR-Abhängigkeit hat.
Das Beispiel führt doch aber nur zu einer WAR-Behandlung wenn es eine getrennte FU für sub und add existiert.
Sonst würde do
von
tbk
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Rechnerarchitektur SS 2013
Hallo,
ich wollte mal fragen, ob es einen bestimmten Grund gibt, dass die Aufzeichnung zu "Gate-level synthese (Algebraic Methods)" fehlt? Die Anotation ist online aber die Aufzeichnung fehlt irgendwie.
Gruß
Tamas
von
tbk
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Rechnerarchitektur SS 2013
Hi,
ich war leider nicht in der Vorlesung als die Einführung für 3.2.0 Overview dran kam.
Wenn ich mir die annortierten Folien dazu runter lade, sind da keine Annortationen.
Gab es keine?
Ich würde ja nicht fragen, wenn wenigstens die Vorlesung aus 2007 dazu online wären, aber
es gab da wohl eine technische Panne, darum wurde das Thema nicht aufgezeichnet.
Gruß
Tamas
von
tbk
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Eingebettete Systeme WS 2012/2013
Hallo zusammen,
ok ... vielen dank. Wollte eben nur wissen ob ich ein Denkfehler hab oder ob da was wirklich nicht stimmt.
Gruß
Tamas
von
tbk
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Eingebettete Systeme WS 2012/2013
Hi,
bei VHDL gibt es ja die Trennung von Signalen in in, out und inout Signalen.
Wie ist denn so ein inout Signal zu verstehen bzw wann nutzt man so ein inout Signal.
Das einzigste was ich mir vorstellen kann ist, wenn ich an einem Gatter ein Ausgang habe, dass wieder als Eingang vom Selben Gatter dient.
Gruß
Tamas
von
tbk
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Eingebettete Systeme WS 2012/2013
Hi,
In der Aufgabe soll man ein Timeout-Event mittels scheduled Actions simulieren.
In der Musterlösung wird dazu ein AND-Superstae erzeugt. In der einen Substate steht einfach nur ein Übergang von S nach T mittels dem Event f. In dem anderen Substate gibt es ein State u dessen Defaultstateanzeige n=0 setzt, ein Übergang das bei dem Event e ein schaduled action sc(g,d) erzeugt und n=n+1 setzt
von
tbk
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Eingebettete Systeme WS 2012/2013
Hi,
bei der Aufgabe 1 verstehe ich nicht ganz wie der Energieverbrauch zu berechnen ist.
Verbraucht der RUN-Zustand 400mW nach 1us, nach 1s oder 1h ...
Gruß
Tamas
von
tbk
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Eingebettete Systeme WS 2012/2013
Hallo,
gilt es bei der Aufgabe 1a auf dem Übungsblatt 06 heraus zu finden, wie man einen testbech schreibt der für
alle n = 2^k <= 31 eine Ausgabe produziert,
oder dass man einen testbench schreibt in den man n ein beliebigen wert von 2^k <= 31 zuweisen kann (hardcoded) so das für alle Möglichkeiten eine vernünftige Ausgabe erzeugt wird?
Gruß
Tamas
von
tbk
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Eingebettete Systeme WS 2012/2013
Hallo,
was genau ist mit Hardwareimplementierung gemeint.
Soll man da einfach das mit VHDL spezifizierte Baustein
zeichnen (inklusive Ein- aud Ausgabe)?
Gruß
Tamas
von
tbk
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Eingebettete Systeme WS 2012/2013
reicht es einen Testbench zu schreiben der alle Möglichkeiten ausprobiert, so dass man
sich das Ergebnis über ein vcd-File und gtkwave anschauen kann, oder muss man
den Testbench so schreiben, dass es eine gescheite Ausgabe produziert ( assert, report usw.)
Gruß
Tamas
von
tbk
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Eingebettete Systeme WS 2012/2013
Hallo,
auf den Übungsblatt ist der 27.11 als Abgabetermin angegeben! Ist das Korrekt,
oder wie immer am Donnerstag?
Gruß
Tamas
von
tbk
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Eingebettete Systeme WS 2012/2013
Hallo,
ich habe eine Frage zu "timeout events" im Konkreten zu dem Ausdruck tm(e,d).
Erzeugt tm(e,d) nach d Zeiteinheiten nach dem das Event e zum letzten mal vorhanden war einen
Event "timeout", den man dann erst im nächsten schritt (d+1) zur verfügung hat um es für einen
Wechsel von einem Zustand in den andern zu benutzen
oder
Wird der Wechsel von einem Zusta
von
tbk
-
Eingebettete Systeme WS 2012/2013
Hallo,
ich wollte nur die naive Frage stellen ob die Vorlesung
heute von 12-13 Uhe stattfindet oder ob es nur die Übungen
gibt?
von
tbk
-
Eingebettete Systeme WS 2012/2013