Hallo, bei mir sind einige Fragen beim bearbeiten des Arbeitsblattes 3 aufgetaucht:
Statecharts:
1. Wenn bei einem Statechart zum Zeitpunkt t ein Event E auftritt, dann werden Übergänge die
E verlangen erst zum Zeitpunkt t + 1 gegangen oder? Zumindest beim Synchronous Time Model.
2. Gehe ich richtig in der Annahme dass scheduled actions im Gegensatz zu Timeoutevents nicht blockierend sind, sondern der Automat einfach weiter läuft bis das zu werfende Event auftritt?
VHDL:
3. Warum werden bei der Definition einer component innerhalb einer architecture nochmal die Ports angegeben die eigentlich schon in der Entity definiert sein sollten, ist das nicht redundant?
4. Ich bin etwas durcheinander gekommmen mit architectures und processes. In unserer Aufgabe ist ja kein process verlangt wenn ich es richtig verstanden habe? Gibt es außer Konvention einen Grund warum processes in architectures definiert werden müssen?
Viele Grüße,
Chris
