VHDL: in/out bit VS. in/out std_logic

Hallo, noch eine Frage:

Irgendwie ist mir nicht ganz klar, was es für einen Unterschied gibt, ob man die Ein/Ausgänge als bit oder std_logic deklariert.

Gibt es da Vor und Nachteile?

Danke

Hallo,

also bei "bit" gibt es nur zwei logische Werte: '0' und '1'.

Bei std_logic gibt es neben '0' und '1' noch 7 weitere Werte, so z.B. 'X' für UNKNOWN und insbesondere 'Z' für HOHE IMPEDANZ. Gerade Z ist wichtig für Bus-Systeme, bei denen einzelne Signale per Tri-State-Treiber entweder an einen Bus angeschlossen werden und dann bswp. 0 oder 1 lesen bzw. schreiben können oder vom Bus getrennt werden. Im zweiten Fall liegt dann weder 0 noch 1 noch sonstwas an, sondern Z, d.h. das entsprechende Signal "hängt ohne Verbindung in der Luft". Daher ist std_logic der realisitischere, universeller einsetzbarer Datentyp.

Viele Grüße
Tobias