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Informationen zur Vorlesung "Entwurf und Verifikation digitaler Systeme mit VHDL" (SS 2002) |
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| Verantwortlich | Dr. Wolfgang Günther |
| Zeit | Erster Termin: 19.4.2002 / 14-18 Uhr ct Weitere Termine nach Absprache |
| Ort | SR 00-034, Geb. 051, Georges-Köhler-Allee |
| Beschreibung | Der Entwurf digitaler Schaltungen erfolgt meist nicht auf Transistorebene oder Gatterebene, sondern auf einer höheren Abstraktionsebene. Insbesondere haben sich dabei Hardwarebeschreibungssprachen wie VHDL und Verilog als Standard durchgesetzt. Sie bieten die Möglichkeit, auf verschiedenen Abstraktionsebenen (Gatterebene, RTL, etc.) Schaltungen zu beschreiben. In dieser Vorlesung wird nach einem kurzen Überblick über den Entwurfsablauf die Sprache VHDL behandelt. Dabei werden Unterschiede zwischen der Simulations- und Synthesesemantik hervorgehoben, die für die Verifikation von besonderer Bedeutung sind. Anhand von zahlreichen Beispielen wird verdeutlicht, wie Schaltungen damit entworfen werden können. Grunkenntnisse aus den Vorlesungen ``Technische Informatik'' sind zum Verständnis der Vorlesung notwendig. Literatur zur Veranstaltung
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| Vorlesungsfolien |
Alle Foliensätze sind in PDF und als StarOffice Impress (gepackt) verfügbar. Tag 1 (19.4.2002)
Tag 2 (17.5.2002)
Tag 3 (14.6.2002)
Tag 4 (28.6.2002) |