Gesendet von Tobias Schubert am 02. Juli 2003 um 16:01 Uhr.

Als Antwort auf Re: Pinbelegung des Altera-Chips gesendet von Bettina Müller am 02. Juli 2003 um 15:09 Uhr.

: : Hallo, : : was bringt mir eine Diagramm der Pinbelegung des Altera-Chips in dem Dokument über die Erweiterweiterungsplatinen, wenn ich nicht weiss, auf welchen externen Pins ich meine gdf-Ausgänge finde? Die kryptischen Bezeichnungen 2 bis ~60 bringen mir da nicht viel. : Tip: : Kompiliere Deine gdf mit dem Interface zu VHDL.. : 2) Im Menü "MAX+plus II" die Option "Compiler" wählen. : 3) Im Menü "Interfaces" die Option "VHDL Netlist Writer" aktivieren und mit "VHDL Netlist Writer Settings" die gewünschten Parameter einstellen. : 4) Gewünschte GDF-Datei übersetzen --> Ausgabe einer VHDL-Umsetzung mit Endung .vho : : In dieser .vho Datei ist etliches schwer verdauliches drin, so auch die Pin-Belegung für den gewählten Chip. : Gruß : Bettina : G ******************************************* Die Nummerierung der Pins in den beiden um das FPGA verlaufenden PIN-Reihen hat durchaus einen Sinn: wenn Ihr nach der Compilierung Eures Designs im Menü "MAX+plus II" die Option "Floorplan Editor" anwählt (im Menü "Layout" die Option "Device View" aktivieren), dann seht Ihr das FPGA mit all seinen Anschlüssen, wobei die von Euch genutzten Pins türkis erscheinen. Die Nummer der dort aufgeführten Pins entspricht dabei der Nummer in dem von Dir erwähnten Dokument über die Erweiterungsplatinen, d.h. jetzt sollte klar sein, an welcher Stelle die Signale abgegriffen werden können. Gruß Tobias