Gesendet von Tobias Schubert am 23. April 2002 um 12:17 Uhr.

Hallo, Wie bereits früher angedeutet kann beim dritten Versuch (Speicherbaustein) nicht auf die Option "Multilevel-Synthese für MAX7000 FPGAs" im Ordner ASSIGN/GLOBAL PROJECT LOGIC SYNTHESIS verzichtet werden, weil der entstehende Schaltkreis ansonsten für das FPGA zu groß wird. Allerdings ist bei diesen Aufgaben trotz dieser Option, die offensichtlich zu diversen Fehlern führen kann, eine einwandfreie Simulation möglich, wenn man einige Punkte beachtet: 1.) Erhöhung der "GRID SIZE", d.h. der kleinsten Simulationseinheit, auf bspw. 100 ns (Ordner OPTIONS/GRID SIZE). 2.) Verlängern des Simulationsbereiches zum Beispiel auf 5 us (Ordner FILE/END TIME). 3.) Einhaltung von gewissen Setup- und Hold-Zeiten innerhalb der SCF-Datei, d.h. sowohl die gewünschte Adresse als auch das Datenwort sollten bspw. eine "Grid-Size Einheit" vor und nach aktiviertem Schreibsignal (W=1) stabil sein. Obige Hilfestellungen haben bei mir zu guten Ergebnissen geführt, natürlich gibt's beim "Umschaltevorgang" kurzzeitig (wenige ns lang) ein "Flackern" an den Ausgängen, weil sich eine Veränderung in der Ausgangsauswahlkomponente ergibt, die an die Ausgänge propagiert wird, bevor die stabilen (korrekten) Werte angezeigt werden. Gruß Tobias