| Gesendet von Tobias Schubert am 19. April 2002 um 16:24 Uhr. |
| Als Antwort auf minimale (Clock-) Frequenz des Zahlers gesendet von gr 05 01 am 19. April 2002 um 15:42 Uhr. |
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: Wir haben in der reihe 2 versuch 2 Aufgabe 2 einen Zaehler, der mindestens 0.3µs benoetigt um den Wert am Ausgang stabil zu halten. : Was wird denn so ungefaehr von uns erwartet? : Schoenes Wochenende --> Natürlich kann es beim Umschalten der Flip-Flops oder allgemein beim Ausgeben von "neuen" Werten kurzfristig zu "Fehlern" bzw. instabilen Werten kommen. Das sollte Euch nicht weiter stören, solange das korrekte Ergebnis im Verlauf des aktuellen Zyklus noch konstant angezeigt wird. Ist dies der Fall, ist alles ok. Manchmal hilft es, wenn man bei der Simulation die Frequenz des Clock-Signales ("Grid Size") verkleinert (Periode vergrößert) und den Button Setup-/Hold-Zeit aktiviert. Ausgehend von der Idee, tatsächlich ein "echtes" FPGA zu programmieren und an eine geeignte Ein- und Ausgabe-Einheit anzuschliessen, muss man sich vor Augen führen, dass der Anwender diesen kurzen instabilen Zustand nicht bemerkt bzw. dieser unwichtig ist, solange danach dauerhaft der korrekte Wert angezeigt wird. Gruß |
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