| Gesendet von Tobias Schubert am 26. Juni 2002 um 11:36 Uhr. |
| Als Antwort auf Re: VR2-V3_Aufgabe1 gesendet von gr03-01 am 26. Juni 2002 um 11:04 Uhr. |
|
: : : Leider mussten wir gestern abend feststellen, dass unser Speicherkern nicht unbedingt das macht was er soll. : : : Das Problem ist, wenn ich die Eingänge vom Speicherkern als Integer von range 0 to 7 definiere, dann funktioniert er. Werden die Eingänge als 8*1bit Eingang definiert, schreibt er zwar bei w=1 korrekt, bei w=0 (auslesen) gibts aber falsche Werte. : : : Das Problem ist, dass ich den Speicherkern ja mit dem Decoder verbinden muss, der 8*1bit Ausgänge hat.... das geht aber mit der Integer Variante nicht (zumindest wissen wir nicht wie). Also wollte ich die Eingänge vom Speicherkern als Bus definieren [7..0]. Nun weiß ich aber nicht, wie ich beim CASE statement in vhdl einen default case festlegen kann.... sehe nämlich keinen Sinn da 255 cases zu definieren. : : --> In diesem Fall könnte es helfen, wenn Ihr das Design insofern ändert, dass Ihr den Dekodierer "entfernt" und ihn implizit "direkt" in VHDL in Euren Speicherkern integriert. Im Notfall den gesamten Speicher als VHDL realisieren! : --> alles klar, danke. Sollen wir trotzdem den gdf Dekodierer mitschicken? --> Kann ja nichts schaden! Gruß |
|
|