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Test und Diagnose in Nanoscale-Technologien (gefördert durch die DFG)

| Projektbeschreibung | Publikationen |




Projektbeschreibung

Der Übergang von der Very-Large-Scale Integration (VLSI) zur Nanoscale-Integration (NSI) Fertigungstechnologie mit Strukturgrößen deutlich unter 100 Nanometern und Hunderten Millionen Transistoren auf einem einzigen Mikrochip geht mit neuen Herausforderungen im Bereich der Zuverlässigkeit einher. Neuartige NSI-Defektmechanismen erfordern speziell angepasste Testmethoden, um fehlerhafte integrierte Schaltungen sicher zu identifizieren und Diagnoseverfahren, um Defektorte einzugrenzen und den Nanoscale-Fertigungsprozess zu optimieren. Das Forschungsprojekt „Test und Diagnose in Nanoscale-Technologien“ beschäftigt sich mit neuen Ansätzen auf diesem Gebiet, die auf einer akkuraten Modellierung der NSI-Ausfallmechanismen basieren.

Schwerpunktmäßig wurden bisher drei grundlegende Defektklassen betrachtet, für welche die konventionellen Test- und Diagnosemethoden versagen: resistive Kurzschlussdefekte, Unterbrechungsdefekte und Power Droop.

Für die erste Defektklasse wurden bestehende Modelle (sog. resistive Brückenfehler) für die NSI-Technologie angepasst und erweitert;
auch wurden bei Testalgorithmen Fortschritte erzielt. Die Schwierigkeit bei der Betrachtung solcher Fehler besteht darin, dass der Defektwiderstand eine kontinuierliche Variable darstellt, die im Voraus unbekannt ist. Daher werden Widerstandsbereiche mit Hilfe von Intervallen dargestellt und später mit einem probabilistischen Modell der Defektwiderstände verknüpft. Zur Berechnung der Intervalle wird am Defektort eine elektrische Untersuchung durchgeführt. In einer engen Zusammenarbeit mit LIRMM (Montpellier), Intel und der University of Massachusetts, Amherst, wurde das entsprechende elektrische Modell auf die physikalischen Gegebenheiten der NSI-Technologie angepasst. Außerdem wurde das Modell um die Berücksichtigung weiterer Parameter, insb. Temperatur und Leistungsaufnahme beim Test erweitert. Die Algorithmen zur Manipulation der Intervalle wurden stark verbessert, so dass nun eine Behandlung von industriellen Schaltungen mit mehreren Millionen Logikgattern möglich ist.

Die zweite betrachtete Defektklasse sind Unterbrechungsdefekte. Das logische Verhalten einer unterbrochenen Leitung hängt von den Werten auf den benachbarten Leitungen, sog. Agressoren, ab. Konventionelle Test- und Diagnoseverfahren arbeiten auf der Gatterebene; daher steht ihnen die notwendige Layout-Information nicht zur Verfügung. Mit Unterstützung der Firma Mentor Graphics wurde ein Extraktions-Flow entwickelt, mit dem benötigte Layout-Informationen effizient in Testalgorithmen integriert werden können. Ein Testmustergenerator für Unterbrechungsdefekte auf der Basis verfeinerter elektrischer Modelle setzt Branch-and-Bound-Techniken sowie vielfältige Optimierungen ein, um die entdeckungsfördernde Bele-gung der Agressoren zu steuern.

Die dritte Defektklasse, Power Droop, wird von starken Schwankungen des Leistungsverbrauchs einer Nanoscale-Schaltung verursacht und beeinträchtigt die Signalintegrität im Stromversorgungsnetzwerk. Um Power Droop zu identifizieren, wurde ein Verfahren zur Erzeugung von Testsequenzen entwickelt, welche gezielt rapide Änderungen der Schaltaktivität induzieren und so die Stromversorgung der Schaltung in Anspruch nehmen. Die dabei gegebenenfalls auftretenden Verzögerungsfehler werden durch die Sequenzen ebenfalls erkannt. Traditionelle Testansätze berücksichtigen keine Schaltaktivität und können daher Power Droop nicht identifizieren.

Ferner wurde mit dem Conditional-Multiple-Stuck-At-Modell ein allgemeiner Modellierungs-rahmen für Defekte in Nanoscale-Technologien vorgestellt und mit dem SAT-basierten Testmustergenerator TIGUAN ein Werkzeug zur generischen Behandlung von durch dieses Modell beschriebenen Defekten entwickelt.



Publikationen

Journalbeiträge



  • A. Czutro, I. Polian, M. Lewis, P. Engelke, S. Reddy, and B. Becker. Thread-parallel integrated test pattern generator utilizing satisfiability analysis. Int’l Jour. of Parallel Programming, Springer, 38(3), 2010. Pages 185–202. [Springer Online First] [Local]

  • P. Engelke, B. Becker, M. Renovell, J. Schloeffel, B. Braitling, and I. Polian. SUPERB: Simulator Utilizing Parallel Evaluation of Resistive Bridges. ACM Trans. on Design Automation of Electronic Systems, 14(4), 2009. [ACM] [Local]

  • P. Engelke, I. Polian, M. Renovell, S. Kundu, B. Seshadri, and B. Becker. On detection of resistive bridging defects by low-temperature and low-voltage testing. IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems. 27(2), 2008. Pages 327–338. [IEEEXplore] [Local]

  • I. Polian, A. Czutro, S. Kundu, and B. Becker. Power droop testing. IEEE Design & Test Magazine, 24(2), 2007. Pages 276–284. [IEEEXplore] [Local]


Konferenzbeiträge



  • A. Czutro, I. Polian, P. Engelke, S. Reddy, and B. Becker. Dynamic compaction in SAT-based ATPG. Proc. IEEE Asian Test Symp., Taichung, Taiwan, 2009. [IEEExplore] [Local]

  • N. Houarche, M. Comte, M. Renovell, A. Czutro, P. Engelke, I. Polian, and B. Becker. An electrical model for the fault simulation of small delay faults caused by crosstalk-aggravated resistive short defects. Proc. IEEE VLSI Test Symp., Santa Cruz, CA, USA, 2009. [IEEExplore] [Local]

  • A. Czutro, I. Polian, M. Lewis, P. Engelke, S. Reddy, and B. Becker. TIGUAN: Thread-parallel Integrated test pattern Generator Utilizing satisfiability ANalysis. In VLSI Design Conf., New-Delhi, pages 227–232, IN, 2009. [IEEExplore] [Local]

  • S. Hillebrecht, I. Polian, P. Engelke, B. Becker, M. Keim, and W.-T. Cheng. Extraction, simulation and test generation for interconnect open defects based on enhanced aggressor-victim model. Proc. IEEE Int’l Test Conf., Santa Clara, CA, USA, 2008. [IEEExplore] [Local]

  • I. Polian, Y. Nakamura, P. Engelke, S. Spinner, K. Miyase, S. Kajihara, B. Becker, and X. Wen. Diagnosis of realistic defects based on the X-Fault model. Formal proc. IEEE Int’l Workshop on Design and Diagnostics of Electronic Circuits and Systems,, pages 263–266, Bratislava, SK, 2008. (poster) [IEEExplore] [Local]

  • A. Czutro, N. Houarche, P. Engelke, I. Polian, M. Comte, M. Renovell, and B. Becker. A simulator of small-delay faults caused by resistive-open defects. Proc. IEEE European Test Symp., pages 113–118, Verbania, I, 2008. [IEEExplore] [Local]

  • S. Spinner, I. Polian, P. Engelke, B. Becker, M. Keim, and W.-T. Cheng. Automatic test pattern generation for interconnect open defects. Proc. IEEE VLSI Test Symp., pages 181–186, San Diego, CA, USA, 2008. [IEEExplore] [Local]

  • P. Engelke, I. Polian, J. Schloeffel, and B. Becker. Resistive bridging fault simulation of industrial circuits. Proc. Design, Automation and Test in Europe, pages 628–633, Munich, D, 2008. [IEEEXplore] [Local]

  • P. Engelke, B. Braitling, I. Polian, M. Renovell, and B. Becker. SUPERB: Simulator Utilizing Parallel Evaluation of Resistive Bridges. Proc. IEEE Asian Test Symp., pages 433–438, Beijing, CN, 2007. [IEEEXplore] [Local]

  • S. Spinner, J. Jiang, I. Polian, P. Engelke, and B. Becker. Simulating open-via defects. Proc. IEEE Asian Test Symp., pages 265–270, Beijing, CN, 2007. [IEEEXplore] [Local]

  • M. Renovell, M. Comte, I. Polian, P. Engelke, and B. Becker. Analyzing the memory effect of resistive open in CMOS random logic. Proc. Int’l Conf. on Design and Test of Integrated Systems in Nanoscale Technology, pages 251–256, Tunis, TN, 2006. [IEEEXplore] [Local]

  • I. Polian, A. Czutro, S. Kundu, and B. Becker. Power droop testing. Proc. IEEE Int’l Conf. on Computer Design, San Jose, CA, USA, 2006. [IEEEXplore] [Local]

  • P. Engelke, I. Polian, H. Manhaeve, M. Renovell, and B. Becker. Delta-IDDQ testing of resistive short defects. Proc. IEEE Asian Test Symp., pages 63–68, Fukuoka, J, 2006. [IEEEXplore] [Local]

  • M. Renovell, M. Comte, I. Polian, P. Engelke, and B. Becker. A specific ATPG technique for resistive open with sequence recursive dependency. Proc. IEEE Asian Test Symp., pages 273–278, Fukuoka, J, 2006. [IEEEXplore] [Local]

  • I. Polian, S. Kundu, J.M. Galliere, P. Engelke, M. Renovell, and B. Becker. Resistive bridge fault model evolution from conventional to ultra deep submicron technologies. Proc. IEEE VLSI Test Symp., pages 343–348, Palm Springs, CA, USA, 2005. [IEEEXplore] [Local]



Workshop-Beiträge



  • A. Czutro, B. Becker, and I. Polian. Performance evaluation of SAT-based ATPG on multicore architectures. In Workshop on Many-Cores, Delft, NL, 2009.

  • A. Czutro, I. Polian, M. Lewis, P. Engelke, S. Reddy, and B. Becker. TIGUAN: Thread-parallel Integrated test pattern Generator Utilizing satisfiability ANalysis. In edaWorkshop, Hannover, D, 2008 (poster).

  • S. Spinner, I. Polian, P. Engelke, B. Becker, M. Keim, and W.-T. Cheng. Automatic test pattern generation for interconnect open defects. In GI/ITG Workshop “Testmethoden und Zuverlässigkeit von Schaltungen und Systemen”, Vienna, A, 2008.

  • P. Engelke, I. Polian, J. Schlöffel, and B. Becker. Resistive bridging fault simulation of industrial circuits. In GI/ITGWorkshop “Testmethoden und Zuverlässigkeit von Schaltungen und Systemen”, Vienna, A, 2008.

  • P. Engelke, I. Polian, H. Manhaeve, M. Renovell, and B. Becker. Delta-IDDQ testing of resistive short defects. In IEEE Int’l Workshop on Current and Defect-Based Testing, Santa Clara, CA, 2006.


Eingeladene Buchkapitel und Zeitschriften



  • I. Polian, B. Becker. Fault models and test algorithms for nanoscale technologies. it–Information Technology, 2010 (Accepted).

  • I. Polian. Power supply noise: causes, effects, and testing. Jour. of Low-Power Electronics, 5(2), ASP, 2010 (Accepted).

  • B. Becker and I. Polian. Fault modeling for simulation and ATPG. In H.-J. Wunderlich (editor). Models in Hardware Testing. Springer, Vol. 43 „Frontiers in Electronic Testing“, 2010. S. 105–132.


Tutorials, Panels, Special Sessions



  • I. Polian (organizer). Searching high and low for the right test. Special session at the Int’l Workshop on Impact of Low-Power design on Test and Reliability, 2010.

  • I. Polian (organizer). Low-power test and noise-aware test: foes or friends? Panel at the IEEE VLSI Test Symp., 2010.

  • I. Polian. Test of power supply noise – causes, effects and testing. Tutorial at the Int’l Workshop on Impact of Low-Power design on Test and Reliability 2009 (LPonTR).